NVIDIA、カスタム HBM 技術 NVHBM を発表──NVLink Fusion のメモリ帯域を 30% 向上
XPU ダイからメモリコントローラーを分離し、標準 HBM4E 比で帯域 30% 増と消費電力 15% 削減を同時に達成した。
リリース: 2026-08-26 · 読了 3 分記事の要約
1. 核心（What）
- NVIDIA は 2026 年 8 月 26 日、カスタム高帯域幅メモリ技術「NVHBM」を NVLink Fusion に組み込んで拡張すると発表した。
- メモリコントローラーを XPU ダイではなく 3D HBM のベースダイに統合する新しいアーキテクチャを採用した。
- 標準 HBM4E と比較してメモリ帯域を最大 30% 拡大し、HBM の消費電力を 15% 低減すると同時に、XPU のダイ面積を最大 25% 自由化する。
- Amazon の Annapurna Labs が次世代 Trainium チップ（Trainium4）への導入に向けた協業の最初のパートナーとして参画する。
2. 影響（Why）
- カスタム半導体開発のコスト圧縮: 標準化された NVHBM 実装により、複数サプライヤー間でのメモリ統合や検証エンジニアリング工数を削減し、カスタム AI チップの市場投入を加速させる。
- 国内ハードウェア・アクセラレータ事業者への影響: [国内 半導体関連スタートアップ・カスタム ASIC 設計受託] のような組織規模の企業は、自社 XPU 開発において NVIDIA のラック水準プラットフォーム（MGX 等）や NVLink 生態系を前提とした設計方針への適合を迫られる。
3. 根拠・詳細（How）
- メモリコントローラーの 3D 統合: 通常は XPU ダイ上で専有されるシリコン領域のメモリコントローラーを、将来の GPU と同一の技術基盤を持つ HBM ベースダイへ内蔵する物理設計。
- 帯域幅・省電力の定量改善: 標準 HBM4E との対比において、メモリ帯域幅最大 30% 増、HBM 消費電力 15% 減、XPU コンピューティングダイの面積 25% 拡張を実現。
- Amazon Annapurna Labs との協業: 次世代 Trainium4 チップから NVLink Fusion および NVHBM アーキテクチャを適用し、Amazon のチップと NVIDIA GPU を共通のラック規模構成で接続。
4. 展望・課題（Next）
- 主要メモリパートナーによる検証: 大手メモリサプライヤーによる NVHBM の検証と商用提供プロセスが順次進行する予定。